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从现在到2030年之间，晶体管在改变结构的同时，微细布线在改变形成方法和材料的同时，继续进行微缩。为此作为必要的EUV会发生怎样的变化呢？

1.28～32nm间距的微细加工是ReglarNA EUV单曝光的上限。

2.在22～24nm间距的情况下，在ReglarNA的EUV下进行SADP

3.在18nm间距以后，使用NA=0.55（称为HighNA）的EUV

4.为了进一步的精细加工，使用High NA+SADP

问题是，ReglarNA的EUV值为160~180亿日元，而在2024年左右登场的High NA的EUV值则达到480亿日元。到底，使用如此高额的曝光设备制造的逻辑半导体作为商务成立吗？使用HighNA EUV时的晶圆成本又是一个要考虑的问题。

据说HighNA的EUV登场是在2024年左右。用TSMC的技术节点来说大约是2nm。该设想与imec也相同，在对2nm+这一世代应用High NA EUV光刻机的前提下，我们计算一下芯片的成本。

在该计算中，假定（1）HighNA的EUV设备价格是ReglarNA的EUV的1.5倍，（2）吞吐量不变。因此，ReglarNA的EUV值为180亿日元的话，HighNA的EUV值必须是270亿日元（如果传闻中480亿日元的话，以下的计算是不成立的）。

在该假设进行下的话，在芯片制造过程中，有形成晶体管的Front End of Line（FEOL）、连接晶体管和配线的通道等Middle of Line（MOL）、形成多层布线的Back End of Line（BEOL）等3个工序。

在2nm+的技术节点中，关于是否使用High NA的EUV，使用的话要使用多少，为此我们在3种情况下比较芯片成本。

1.将Regular NA的EUV应用于14层，将ArF浸没式应用于2层时的芯片成本设为“1”。可能有很多ReglarNA的EUF+SADP的工序。

2.作为前期采用的方案，如果High NA的EUV是4层，Regular NA的EUV是6层，ArF浸没式是2层，则可以减少5%的芯片成本。

3.如果全部用High NA的EUV替换，则可以削减14%的成本。

那就意味着，即使使用了非常昂贵的High NA的EUV光刻机，也能削减芯片成本（但是必须满足两个假设）。并且FEOL的成本几乎不变，但是MOL和BEOL的处理成本可以大大降低。因此，如果HighNA的EUV值在1台300亿日元以下的话，不仅可以进行微缩，还能降低芯片成本，所以只能请ASML加油了。

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来源：半导体行业观察