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直到2000年代中期，IBM的Robert H.Dennard提倡的定标规则的微缩才进展顺利。也就是说，2年内实现了70%的微缩，提高了晶体管的工作速度、降低耗电和集成度。从这时候开始，即使微缩晶体管的动作速度也无法提高。因此，作为辅助技术，产业界开始导入Cu/Low-k配线、应变硅（Strain Si）、High-k/Metal门、FinFETs等。

并且，在2016年Intel 10nm的失败之后，微缩的主角转移到了TSMC。在该图中，试着写入了预计2018年以后TSMC量产以及今后量产的技术节点。

比较imec的路线图和TSMC的量产时间表可以看到，虽然EUV的适用时期一致，但在CMOS中使用Gate All Arround（GAA）结构的Nanosheets的时期不同。imec设想为3nm，但目前投入该节点风险试产的TSMC依然使用的是FinFET工艺，他们计划从2nm开始采用Nanosheets。

晶体管和微细布线的微缩

从3nm到2nm，晶体管从FinFET变化为Nanosheets。另外，imec认为从2nm到1.5nm，分开nMOS和pMOS的Forksheets很有前途。与此相对，在TSMC的量产计划中，在2nm处使用Nanosheets的样子，却没有听到采用Forksheets的说法。

另外，imec设想在1.5nm附近沿纵向形成nMOS和pMOS的Compulementary FET（CFET），但这在TSMC的研发路线图中也没看到任何蛛丝马迹。但是，对于预计1nm以及之后登场的2D atomic channeels，TSMC也进行着同样的研发。

像这样，晶体管有各种各样的选择，感觉真的快要进化了。不过，微细布线的开发相当严重。在当前成为主流的Cu布线中，当布线宽度被精细化时，由于Cu的灰度引起的散射和由于挡板金属的散射而引起的抵抗增加成为大问题。

目前的Cu Dual Damascene只能使用到3nm，从2nm开始将Ru用于VIA的Hybrid，在1.5nm处将Ru等直接加工（Subtractive），然后有必要将层间隔缘膜制成Air Gap。此外， 1nm及其以上需要探索完全新的材料。

综上所述，到2030年为止，晶体管结构有各种各样的候补，但是伴随着布线的精细化，电阻增大的问题难以避免，如果要进行批量生产，必须要对此进行材料变更等相当大胆的研发。

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来源：半导体行业观察