半导体封装测试展|浅析3D IC生态系统协作的重要性
3D IC 提供了一种实用的方法来保证全新水平的功率、性能、面积和功能。随着设计团队继续开发新一代变革性产品，对计算的需求依然强劲。现代工作负载将封装技术带到了创新的前沿，并在产品性能、功能和成本方面突破了硅产品设计的界限。不久前，封装技术还被认为是不方便的后端流程。但时代变了，人工智能、大数据、云计算和自动驾驶汽车的不断进步推动了前所未有的计算限（以及对封装技术的需求）。今天就由半导体封装测试展小编为你解读更多行业新趋势。
这种计算演进导致了芯片的缩小和多芯片架构的出现，为 3D 硅堆叠和先进封装创新创造了前景广阔的前景，以优化系统性能。3D IC 提供了一种实用的方法来保证全新水平的功率、性能、面积和功能。
然而，正确的封装选择取决于许多因素，设计师需要帮助在无数可用的选项和方法中找到佳路径。为了加快未来 3D IC 的采用和生产，半导体行业需要一个精简的协作生态系统，以在系统级提供一流的优化。
一、仔细观察 3D 堆叠
传统上，半导体行业的主要参与者，如EDA、IP、基板、内存和测试供应商将专注于专业知识的支柱——而不会深入了解他们的工作如何影响芯片的整体集成和兼容性。这意味着团队不仅需要在前端使用不同的工具，还需要一个联合的产品路线图和所有相关方之间定义明确的沟通渠道。这种基本的前端和后端低效率增加了设计的复杂性，需要参与者之间进行更多协作以减少后期集成，提高生产力水平并加强系统产品创新。
就堆叠本身而言，将多层晶体管封装在不同尺寸的芯片上需要高的精度。与过去不同的是，当团队可以在系统测试阶段拆焊印刷电路板上的故障芯片并用新芯片替换它（即使是堆叠的）时，团队无法访问组装在 3D IC 结构中的芯片。万一出现错误，就需要将成品放弃开始重建。
假设一家代工厂向其客户发布了新的设计更新。当客户收到更新并将其发布给其 IP 供应商时，已经浪费了有意义的时间。火上浇油的是，相应的IP准备就绪大约需要六个月到一年的时间。在此过程中，如果相应的 EDA 供应商不知道代工厂的新设计规则，则 EDA 工具终对新的设计更新无效——这对所有相关人员来说都是一个困难的局面。
EDA 工具依赖于互操作性，需要具有完整的端到端工具才能实现有效的 3D 多芯片系统集成。虽然这可能相对容易迎合单芯片设计，但在 3D IC 架构中相互堆叠的芯片之间的交互以及 EDA 工具识别芯片是否为 3D 堆叠都不是那么简单。
二、加速设计成功
利用先进的封装技术实现异构芯片集成已成为许多应用的明显趋势。随着不同行业计算密集型应用的持续增长，3D IC 正在推动 HPC、汽车、物联网和移动用例的创新。
特定领域的小芯片为行业提供了难以置信的价值，尽管它们需要先进的封装让团队有足够的选择来将晶圆堆叠在晶圆上或芯片堆叠在晶圆上以获得更高的密度、更多的功能和更好的性能——同时保持相同或更小的占地面积。
这个机会拓宽了行业发展的可能性，同时应对日益增加的芯片复杂性和设计尺寸。无论供应商是否改变其商业模式，具有多层、多种芯片尺寸和多种功能的小芯片的集成和封装对于释放具有高计算能力和小尺寸的终设计灵活性至关重要。
作为 3D 硅堆叠和先进封装技术的综合系列，TSMC 3DFabric 补充了公司的先进半导体技术，以释放系统级创新。台积电的前端技术或 TSMC-SoIC（集成芯片系统）提供当今 3D 硅堆叠要求所需的精度和方法。为此，台积电客户在解决计算障碍方面有着独特的见解。
AMD 是 3D 硅堆叠的先驱，它就是这样的客户之一，它从巨大的性能改进中受益。该公司通过与台积电及其开放式创新平台 (OIP) 合作伙伴合作，率先推出了全球款基于台积电 SoIC 的 CPU，为下一代高性能、高能效芯片加速了强大的小芯片堆叠生态系统的开发。
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文章来源：半导体产业纵横