半导体展NEPCON|倒装芯片，挑战越来越大

正在开发新的凸点（bump）结构以在倒装芯片封装中实现更高的互连密度，但它们复杂、昂贵且越来越难以制造。今天就由半导体展NEPCON小编为你解读更多行业新趋势。

对于具有高引脚数的产品，倒装芯片封装长期以来一直是一种流行的选择，因为它们利用整个芯片区域进行互连。该技术自 1970 年代以来一直在使用，从 IBM 的 C4（controlled collapse chip connection）开始，但真正广泛使用是在 1990 年代。

从那时起，凸块技术不断发展，以处理内存、高性能计算和移动计算设备所需的不断增加的功率和信号连接密度。满足这一需求需要新的互连技术，以实现更小的凸点间距，目前正在生产中。

随着时间的推移，倒装芯片互连的路线图从无铅凸块发展到铜柱，再到铜微凸块。间距尺寸继续缩小，这反过来又给凸块和键合带来了制造挑战。

在倒装芯片领域——250 微米及以下间距——初是锡铅凸块，其中一项重大举措是无铅化。但是，当你开始达到 100 微米或以下时，你会开始看到更多的铜柱，尽管当我们看到高达 250 微米的铜柱时存在重叠，对于 250 微米的间距，我们看到 130 微米的凸点尺寸或铜柱直径。一旦我们达到 100 微米的间距，它就是 80 微米的直径。我见过的小间距是 62.5 微米间距和 40 微米柱。我预计很快就会看到 50 微米间距。

基本的倒装芯片工艺在电路制造之后开始，此时在芯片表面创建金属焊盘以连接到 I/O。接下来是晶圆凸块，将焊球沉积在每个焊盘上。然后晶圆被切割，这些芯片被翻转和定位，使焊球与基板焊盘对齐。然后焊球被熔化/回流，通常使用热空气，并且安装的芯片底部填充有电缘粘合剂，通常使用毛细管作用。

随着凸块技术变得越来越小，额外的处理步骤——例如，用于创建铜柱的光刻——为良率检测器开辟了新的机会。对于成功的键合工艺，微粒、表面污染物和焊料凸点空洞都会影响良率。这些需要过程控制、计量和检查。

凸块工艺和键合工艺各自具有需要监控的特定特性。对于凸块，计量学侧重于直径、高度和共面性。更小的间距需要更严格的凸点直径和高度控制。类似地，随着凸块高度的缩小，共面性窗口变得更小。通常，允许有 10% 的变化。例如，30μm的凸点高度会导致 ±3μm 的允许偏差。超过此值会导致粘合不成功或粘合不良。

目视检查自动化程度的提高减少了对操作员查看图像和做出决定的依赖。凸块连接的指数增长是一个驱动因素。键合工艺的改变提供了另一个。自对准回流焊工艺是一项成熟的技术。与先进封装中常用的热压键合，有通过电气测试的可靠性机制。这反过来又促使使用 X 射线检测和计量工具来查看键合后的凸点。

需要更高互连数量的产品继续推动互连路线图。每种倒装芯片技术都有制造限制，包括材料特性、挑战底部填充技术的缩小尺寸，以及增加使用光刻技术来创建互连结构。键合工艺的任何变化都会导致计量和检测步骤的增加，以满足良率和质量目标。

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文章来源：半导体行业观察