抖动和相位噪声是晶振的非常重要指标，本文主要从抖动和相位噪声定义及原理出发，阐述其在不同场景下对数字系统、高速串行接口、数据转换器和射频系统的影响。今天就由电子展小编将为你解读时钟抖动的影响。

在通信网络、无线传输、CPRI和SONET等高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的大速率。不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。下面描述时钟抖动和相位噪声对数字系统、高速串行接口、数据转换器和射频系统的影响。

1. 数字系统

在数字系统中时钟边沿决定了每个基本单元的开始和结束时间。当抖动改变了时钟边沿从而导致时钟周期变化时，每个基本单元的有效工作时间也会发生变化，可能会导致信号的建立时间和保持时间不能满足要求，从而影响电路的正常工作。

确定时钟容差好的方法是建立时序预算。早达到时钟的上升沿标志着窗口开始，晚到达时钟的上升沿标志着窗口的结束，两者的时间差为窗口。为了创建时序窗口，还需要考虑加上偏斜、延时和抖动等指标。

随着系统时钟速度的提高，要求时序电路的容差更小，减小时钟抖动有利于提高系时钟的容差，给系统的偏斜与延时提供更多的余量。

2. 高速接口

当使用Serdes发送或者接收串行bit流时，时钟是用于对传输的数据进行编码，并将时钟信息嵌入到传输的数据中。接收器会从传输的比特流中分离出单独的时钟，用于对数据进行采样和捕捉。在该系统中累计抖动决定了bit到达与采样之间的时间差，因此它是重要的。如果整个系统中抖动太大，会导致接受端采样到错误的bit。

3. 数据转换器

在模数转换器（ADC）和数模转换器（DAC）中，对信号的采样可以转换为信号与时钟时域乘积。时钟决定了信号采样时间，如果时钟抖动导致采样时间偏离了理想采样时间，会导致采样到的信号值相比于理想的信号值发生变化，从而恶化信噪比和动态范围，降低转换器的有效分辨率。

4. 射频系统

在射频系统中，时钟主要为产生本振的锁相环提供参考。锁相环合成出来的本振信号通常为混频器或者正交调制、解调器提供稳定的高频振荡频率，用于产生发射信号或者下变频的接收信号。当混频器工作时，源信号会在时域上乘以本振时钟来进行上变频或下变频，得到目标信号的频谱为源信号频谱与本振时钟频谱的乘积。

因此，本振时钟中的任何相位噪声都会在输出端产生不想要的信号并混在目标信号中，可能会出现倒易混频，从而降低系统中有用信号的信噪比，降低接收机的灵敏度，恶化发射机的ACLR和EVM，这就要求晶振和时钟选型必须满足严格的相位噪声指标。

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文章来源：电子发烧友