随着半导体前端节点变得越来越小，设计成本快速增加。在这种情况下，先进封装及其 2.5D 和 3D 解决方案在降低与前端制造相关的成本影响方面变得至关重要且有效，同时还有助于提高系统性能并提供更低的延迟、更高的带宽和电源效率。今天就由半导体封装测试展小编为你解读更多行业新趋势。
根据 Yole 的定义，如果一个die能在每平方毫米内能集成超过16个pitch小于130μm的I/O。如超高密度 (UHD) 扇出、嵌入式硅桥、硅中介层、3D 堆栈存储器（例如 3D NAND）、高带宽存储器（HBM）和 3D 堆栈 DRAM 就是满足这些标准的一些封装平台。
另一个值得考虑的平台是 3DSoC，它采用芯片到晶圆 (D2W:die-to-wafer) 的混合键合。嵌入式硅桥（embedded Si bridges）有两种可能的选择：一种，称为 EMIB，由 Intel 提出并嵌入IC基板中；第二种是嵌入模制化合物（mold compound）中的硅中介层，由 TSMC (LSI) 和 SPIL (FOEB) 提供。
具体到硅中介层（ Si interposers）方面，则有两种产品：一种是传统的或非有源的，通常由 TSMC、三星和 UMC 提供；另一种是有源的，即英特尔的 Foveros。把EMIB 与 Foveros 结合则产生了 Co-EMIB，这个技术被应用到了英特尔的 Ponte Vecchio处理器上。三星、SK海力士和美光则提供了3D 堆叠 DRAM 和 HBM 内存。
值得一提的是，长江存储是迄今唯一一家使用晶圆对晶圆(W2W：wafer to wafer) 混合键合技术生产 3D NAND 的公司。但包括铠侠和上述三家公司在哪的竞争对手都在考虑进攻这项技术。
此外，Sony（自2015年起）和OmniVision（自2022年起）这样的CIS供应商使用W2W混合键合生产的CMOS图像传感器也是一种3D堆叠封装平台，但它们不是高端性能平台，因为它不能满足I/O方面密度和间距的要求 ，这代表着其与上述封装有着相当的差距。
与其他封装平台相比，高端性能封装的单位数量很小，但由于其复杂性导致平均售价较高，因此它产生的收入比例更高。预计到 2027 年收入将超过145亿美元，高于 2022 年的 26亿美元，这就意味着其在2022到2027年间的CAGR为41%。
这种健康增长归因于包括云计算、网络、人工智能、自动驾驶、个人计算和游戏在内的高性能计算终端系统的增加。这些应用都需要用更复杂的节点生产更大、更复杂的芯片，这些节点会随着成本的增加而扩展。这些趋势促使半导体行业制定具有高端封装选项的系统级扩展策略，而不仅仅是扩展 FE 高级节点。
通过将大型单片 SoC 裸片拆分成更小的芯片并仅缩放关键的电路组件，小芯片以及异构集成是降低缩放成本的一种选择。这只能通过使用具有高连接密度、高带宽和良好功率效率的 2.5D 和 3D 集成技术来实现。因此，由于研发和生产方面的重大进步，微凸块、硅通孔 (TSV)、铜柱和混合键合正在推动高端性能应用中的 IO 密度和功能集成达到新高度。
3D SoC（包括die-to-wafer和die-to-die混合封装）则被看作是10μm以下pitch技术的下一个突破点。作为前端封装技术，这使得高端系统级性能与3D DRAM的更密集的3D IC堆叠、异构集成封装和封装分区SoC die成为可能。领先的供应商，尤其是台积电、三星和英特尔，都以此为目标，提供或计划提供尖端的混合键合解决方案。这也许是半导体和封装世界之间的真正接触点。
先进封装正在向前端靠拢。证据在于代工厂和 IDM，因为它们正在成为市场上先进的2.5D 和 3D 封装解决方案领导者。OSAT 正努力顺应这一趋势，提供创新的先进封装解决方案，以帮助解决摩尔定律放缓带来的前端挑战，但他们要打入混合键合市场将是其困难的，因为他们缺乏前端能力和必要的资源。
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文章来源：半导体行业观察